Ficha del curso

I MICROCREDENCIAL UNIVERSITARIA EN SISTEMAS DIGITALES COMPLEJOS: SÍNTESIS RTL Y HLS (81918807001-3)

NIVEL:  Microcredenciales universitarias

CAMPO DE CONOCIMIENTO:  Ingenierías y arquitectura

Descripción:
Se proporciona una introducción al uso de herramientas de síntesis, tanto RTL como de alto nivel, para la generación automática de sistemas digitales complejos y su implementación en circuitos integrados de aplicación específica (ASIC)

Proponente:  CÁTEDRA CHIP UNIVERSIDAD-EMPRESA MÁLAGA MICROELECTRONICS
Director:  Martín González García    Teléfonos:  952132883  /  
E-mail:  martin@uma.es

Nº plazas:  25
Precio:  300.00 €

Plazo de preinscripción:  desde   22/09/2025    hasta 26/09/2025

Plazo de matrícula:  desde   29/09/2025    hasta     10/10/2025
1º plazo:  300.00 €       Fecha:  hasta 10/10/2025       
2º plazo:  0.00 €       Fecha:  hasta 10/10/2025       

Permitido el pago por tarjeta bancaria.

Permitido el pago presencial.

Fecha de inicio de curso:  13/10/2025       Fecha de fin:  19/12/2025      
Lugar:  Laboratorios del departamento de Tecnología Electrónica en ETSI Telecomunicación, Campus virtual y Microsoft Teams
Horario:  17:30 - 20:30 (JUEVES)
Requisitos de acceso:
Los estudiantes deben tener un título universitario oficial en:
-Ingeniería de Tecnologías de Telecomunicación.
-Ingeniería de Sistemas Electrónicos.
-Ingeniería de Sonido e Imagen.
-Ingeniería de Sistemas de Telecomunicación.
-Ingeniería Telemática.
-Ingeniería de Computadores.
-Ingeniería del Software.
-Ingeniería Informática.
-Ingeniería en Diseño Industrial y Desarrollo del Producto.
-Ingeniería Eléctrica.
-Ingeniería Electrónica Industrial.
-Ingeniería en Tecnologías Industriales.
-Ingeniería en Electrónica, Robótica y Mecatrónica.
Así como otras titulaciones afines a las anteriores.
También se admitirán estudiantes con todos los créditos aprobados de algunos de los grados anteriores salvo un máximo de 30 créditos (sin incluir tfg y prácticas externas).

Duracion y creditos ECTS
Docencia teórico-práctica en aula:  0.00 ECTS     
Docencia On-line:  3.00 ECTS     
Prácticas externas en empresas:  0.00 ECTS     
Trabajo fin de titulo:  0.00 ECTS     
Créditos europeos totales:  3.00 ECTS     
Horas de clase presencial:  0.00      
Horas de trabajo del estudiante:  75.00     

Programa:
1. Fundamentos de SystemVerilog para diseño RTL de ASIC
2. Descripciones RTL con SystemVerilog para diseño HW de algoritmos a
medida: control mediante máquinas de estado y procesamiento de datos
personalizado.
3. Diseño RTL de sistemas digitales basados en componentes digitales
complejos, orientado al desarrollo de circuitos integrados de aplicación
específica (ASIC).
4. Diseño de circuitos mediante síntesis de alto nivel (HLS): Fundamentos
5. Exploración del espacio de diseño con HLS: pragmas
6. Desarrollo de proyecto concreto de aplicación de metodologías estudiadas